摘要： 針對RISC-V處理器中的乘法器部分延時較高以及功耗較大的問題，本文在booth2算法的基礎(chǔ)上，提出一種改進的基于符號擴展的乘法器優(yōu)化設(shè)計，減少了處理器中乘法指令的執(zhí)行周期并同時支持有/無符號數(shù)的運算。改進了CSA32壓縮器，并選擇交替使用3-2壓縮器和4-2壓縮器的Wallace樹形結(jié)構(gòu)，提高了部分積的壓縮效率，還縮短了關(guān)鍵路徑的延時，提高了乘法器的運算速度。利用NC-ver... （共8頁）